---
format: "aidr-story-markdown/v1"
id: "871d193932e074981dd0de78158d4366d0b62a01255f159ad38a0e9d8c4552ed"
canonical_url: "https://aidr.today/871d1939?lang=vi"
title: "Qwenputer: một CPU RISC-V hoàn toàn hoạt động và xác định bên trong Qwen3.5"
lang: "vi"
requested_lang: "vi"
available_langs: ["en","vi"]
translation_fallback: null
fallback_fields: []
published_at: "2026-10-29T10:00:04.000Z"
category: "Research"
topics: ["llm"]
source_urls: ["https://divagr.com/blog/qwenputer","https://lobste.rs/s/zftely/qwenputer_fully_functioning"]
summary: "Tôi đã biên dịch một CPU RISC-V vào trọng số của Qwen 3.5 4B, sử dụng các lớp Gated DeltaNet của nó như RAM. Nó chạy C và MicroPython bên trong các lần lan truyền thẳng, và Qwen sử dụng nó để thực hiện số học chính xác."
---

# Qwenputer: một CPU RISC\-V hoàn toàn hoạt động và xác định bên trong Qwen3\.5

> [Open the canonical story](<https://aidr.today/871d1939?lang=vi>)

**Published:** 2026-10-29T10:00:04.000Z
**Category:** Research
**Topics:** llm

## Summary

Tôi đã biên dịch một CPU RISC\-V vào trọng số của Qwen 3\.5 4B, sử dụng các lớp Gated DeltaNet của nó như RAM\. Nó chạy C và MicroPython bên trong các lần lan truyền thẳng, và Qwen sử dụng nó để thực hiện số học chính xác\.

## Sources

- [Story source](<https://divagr.com/blog/qwenputer>)
- [Discussion](<https://lobste.rs/s/zftely/qwenputer_fully_functioning>)